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【焦点】六月:台积电7nm量产,张忠谋退休;3nm实现之路有哪些挑战?半导体景气Q1落底 本季可望回温

集微网2018-11-08 10:47:43


1.六月:台积电7nm量产,张忠谋退休;

2.半导体景气Q1落底 本季可望回温;

3.抢攻全球NAND Flash市场,美光宣布在新加坡兴建第3工厂;

4.PS5 技术规格泄漏,采 7 纳米制程 Navi GPU;

5.专家分享:3nm实现之路有哪些挑战?

1.六月:台积电7nm量产,张忠谋退休;


集微网消息,《经济学人》撰文表示,台积电将干掉英特尔,成为全球最强的晶片厂,并分析其胜出的2大关键在于钜额投入研发及代工模式的优势。


张忠谋即将退休,未来台积电采取双CEO平行领导制度,交棒给刘德音、魏哲家两人。《经济学人》报导,张忠谋6月引退的当月,台积电将出货最先进制程的半导体,抢下全球最强芯片的宝座,英特尔沦为老二。


报导指出,英特尔依循“摩尔定律”,过去在制程技术上一路领先,目前芯片生产技术为10奈米,台积电则超前至7nm,技术优势也反映在股价上,台积电2017年市值首度超越英特尔。


台积电如何能挤掉英特尔,一直是市场瞩目的焦点,分析2大原因,一是台积电投入近30亿美元的研发经费,远超过同业;另一个是代工模式的优势,英特尔强项是电脑芯片,三星擅长智能手机芯片,台积电则是两者通杀,甚至吃下超夯的挖矿机芯片9成份额。


报导提到,台积电有苹果等大客户加持,贡献稳定的营收,并持续投入研发,提升制程技术,带动营运成长的良性循环,将竞争对手远抛在后。



2.半导体景气Q1落底 本季可望回温;


随着手机市场需求逐步复苏,半导体产业景气可望于第1季落底,第2季景气将可逐步回温。 消费IC厂因时序步入传统旺季,业绩可望跃升,将是成长幅度最大的族群。


第1季为半导体业传统淡季,今年第1季在手机市场需求疲软影响,包括晶圆代工厂台积电、联发科等半导体大厂第1季业绩多面临下滑压力。


其中,台积电第1季营收将约84亿至85亿美元,将季减约8%;联发科第1季营收将约新台币483亿至532亿元,将季减12%至20%。


随着小米与OPPO等中国大陆品牌手机厂纷纷推出新机,业界看好,手机市场需求将逐步复苏,联发科曦力P60可望热卖,无线网络及电源管理芯片出货也将同步成长,将带动第2季业绩止跌回升 ,将季增15%水平。


除手机市场需求回温,比特大陆将推出以太币挖矿特殊应用芯片(ASIC),业界看好,将可挹注台积电业绩表现,第2季营运可望同步回升。


消费IC市场淡旺季差异明显,第1季为传统淡季,通常为厂商一年营运的谷底,第2季为传统旺季,厂商营运多呈跳跃式成长,为年度业绩高峰。


今年消费IC厂第2季营运仍将延续高成长的趋势,季营收可望季增2成以上水平,部分厂商第2季业绩不排除有机会季增5成,将是半导体厂中第2季成长幅度最大的族群。中央社


3.抢攻全球NAND Flash市场,美光宣布在新加坡兴建第3工厂;


在市场 NAND Flash 快闪存储器供应仍有缺口,导致价格已就维持高档的情况下,包括国际大厂三星、SK 海力士、东芝,以及中国厂商长江存储存纷纷宣布扩产以增加产能之际,7 日美商存储器大厂美光(Micron)也宣布扩产,以补足市场供不应求的缺口。


美光指出,继目前在新加坡拥有 Fab 10N、Fab 10X 两座 NAND Flash 快闪存储器工厂之后,将在当地兴建第 3 座 NAND Flash 快闪存储器工厂。新工厂的占地面积约 16.5 万平方米,计划 2019 年年中前后完工,2019 年第 4 季开始投产。


不过,美光没有公布新工厂的具体投产 NAND Flash 快闪存储器类型和产能。但是,根据外界的预估,其投产的 NAND Flash 快闪存储器产品类型,应该是现有 64 层堆叠快闪存储器的下一代产品。


另外,美光除了宣布将在新加坡兴建第 3 座 NAND Flash 快闪存储器工厂之外,美光还表示,将在新加坡扩大当前的研发规模,这将使得当地员工总数,有望从目前的 7,500 人增加到 1 万人以上。


除了美光在 NAND Flash 快闪存储器的发展外,在 DRAM 方面,值得一提的是,不久之前,美光的台中工厂也因为供氮设备出现电路问题,发生氮气供应故障的情况,影响到部分的产品。对此,美光CEO Sanjay Mehrotra 在之前的法说会也已经证实此事。


Sanjay Mehrotra 表示,氮气供应受阻事件恐将导致美光本季 DRAM 产出减少 2% 到 3%。而美光已经将相关故障设备被送往美国进行维修,并于日前重新回到工厂,并且在 4 月份开始重新投入生产的工作。Technews


4.PS5 技术规格泄漏,采 7 纳米制程 Navi GPU;


据外媒消息指出,由游戏开发商的开发工具包透露出,PlayStation 5 游戏机将采用 Zen 架构的 8 核 CPU,以及尚未公布细节的 Navi 架构的 GPU。


据估计,新的 Navi 架构 GPU 性能将会达到 50TFLOP 半精度及 30TFLOP 单精度,支持 16 至 128 GB 的 Nexgen 存储器。AMD 表示,尽管主导显示卡研发的重要工程师 Raja Koduri 离职,但 Navi 架构产品仍顺利进行,预计在 2019 年就能发布实际产品应用,将采用台积电 7 纳米制程,也会是 GCN 显示的最后一代。


且 PS5 的八核 Zen CPU 时脉为 3.4~4.1GHz,综合性能远超目前最强 6TFLOP 及  2.3 GHz 处理器的 Xbox One X。而近期 SemiAccurate 媒体宣称掌握内幕消息指出,PS5 将可能会提早在 2018 年底或 2019 年发布,不过产业分析师 Michael Pacher 则认为不太可能,今年发布机率几乎为 0,而 2019 年发布的机率也仅 25%,2020 年才是合理的猜测。


Michael Pacher 指出,Sony 在 PS4 销售热潮放缓之前,都不太可能发布 PS5,甚至延后到 2021 年初也不意外。不过未来,Sony 将会逐步淘汰掉其他的 PS4 型号,仅余 Pro,且会延长 PS4 游戏的寿命,并再度降价。他强调,Sony 认为消费者未必会为高性能买单,规格更高的 Xbox one X 销售表现并不算亮眼,所以未来 PS5 的价格估计会低于 500 美元。


尽管 Michael Pacher 过去的预测也不完全正确,但目前市场的确也认为 2018 年底就发布 PS5 为时尚早,恐威胁到目前 PS4 的营收。目前也有消息指出,PS5 将着重于优化 VR 体验,且虽然实际上市仍有一段时间,但 Sony 的确有可能在今年完成 PS5 原型机并公布技术细节。Technews



5.专家分享:3nm实现之路有哪些挑战?


3nm测试芯片


2015年10月Cadence与imec联合宣布全球首款5nm芯片成功流片,今年二月底,Cadence与imec再次联合宣布,下一代3nm测试芯片成功流片。该设计采纳Cadence Genus™ 综合解决方案和Innovus™ 设计实现系统,测试芯片采用业界通用的64-bit CPU设计,内置自定义3nm标准单元库。芯片的金属绕线间距最小仅为21nm。21nm 这一数字可能并不直观,如果对标单次曝光193nm光刻技术布线间距不得超过80nm这一要求的话,该设计方案有多么先进则可见一斑了。

 

与较早的5nm测试芯片类似,3nm芯片在研究 PPA目标时采用了 EUV及193i 多重曝光双假设的方案。要实现元件互联,变量和电阻(特别是触点/通孔)是最大的挑战。如需了解详细内容,请参阅我几个月前发布的一篇题为IEDM短期课程:5nm之后的博文。测试芯片的目的之一是测量并改进变量。用于3nm芯片的EUV 技术需要双重曝光,因为EUV“光”的波长为13.5nm;EUV也可以用来测试新的通路,以及钴和钌等新材料。


设计技术的协同优化


过去几十年里,制程工艺的扩展以及设计规则对内容库的丰富是摩尔定律发展的推动因素;但是现如今,仅依靠工艺扩展已经远远不够了。标准单元库的体积必须大幅缩小,布线通道数量也必须减少。为了实现这一目标,我们需要增加额外的、不需直接扩展的工艺特性,比如有源栅极上接触。特别指出一点,我们可以在 MEOL上增加超级通孔来实现优化。超级通孔是指跨越超过一层的通孔,占用面积最小,且无需在中间层布设金属结构。


有源栅极上接触(COAG)的最大优点是无需在栅极之外设置单独的栅极触点。英特尔在12月召开的IEDM上宣布,其10nm工艺(等同于市面上晶圆厂声称的7nm工艺)采用了有源栅极上接触。我预计,5nm 和3nm工艺将全面采用有源栅极上接触,部分二代7nm工艺也可能采用这项技术。


工艺与单元设计的交互之外,布局布线的方式也很重要。比如说,一定条件下,尽管空闲的布线通道会让单元面积变大,但在单元间采用空闲布线通道却可以减少布线面积,而布线效率的提高完全可以抵消空闲布线通道带来的单元面积增加。

Cadence




END